多芯片系统如何改变EDA

介绍

从自动驾驶汽车到手术机器人，我们的智能万物世界正在推动对半导体日益增长的新需求。全球大流行带来的前所未有的市场变化以及随之而来的供应链压力凸显了芯片短缺，而用户期望他们的电子产品能够提供越来越复杂的功能。这样的环境为电子行业带来了充满希望的机会，新的参与者进入了半导体领域。然而，设计团队发现，传统的单片半导体设计不再满足某些计算密集型、工作负载繁重的应用程序的成本、性能或功能需求。遵循摩尔定律的路径并迁移到较小的过程节点也有其局限性。

随着摩尔定律放缓，系统复杂性增加，晶体管数量膨胀到数万亿，电子行业如何继续下去？

多芯片系统已成为超越摩尔定律的解决方案，解决了系统复杂性的挑战，允许加速、经济高效地扩展系统功能，降低风险和上市时间，通过提高吞吐量降低系统功耗，并快速创建新的产品变体。对于高性能计算（HPC）、高度自动化车辆、移动和超大规模数据中心等应用，多芯片系统正在成为首选的系统架构。

当然，多芯片系统是一种最佳的解决方案，但在软件开发和建模、电源和热管理、分层测试和维修、芯片间连接、系统良率等领域并非没有挑战。如何确保您的多芯片系统按预期运行？您如何高效快速地完成这一切？从设计探索一直到现场监控，从整体系统的角度来看，中间需要考虑哪些关键步骤？

简而言之，设计多芯片系统与设计单片片上系统（SoC）完全不同。您知道的每个步骤，如分区、实现、验证、签核和测试，都必须从系统角度执行，从一个芯片到多个芯片。适用于单片 SoC 的方法可能不足以满足这些更复杂的系统。
阅读下文能更深入地了解多芯片系统：它们的市场驱动因素;如何使架构探索、软件开发、系统验证、设计实施以及制造和可靠性等关键步骤适应系统;以及持续半导体创新的机会。

什么是多芯片系统？

首先，让我们准确定义多芯片系统的含义。简而言之，多芯片系统是一个庞大、复杂、相互依赖的系统，由单个封装中的多个芯片或小芯片组成。创建这种类型的体系结构有不同的方法。一种方法包括分解，即将大型芯片划分为较小的芯片，以提高与单片芯片相比的系统良率和成本。分解方法适用于异构设计以及同构设计。对于前者，一个例子是汽车系统，该系统被分解为不同的芯片以实现不同的功能，如传感器、物体检测和通用计算。对于后者，一个示例是将设计分解为同一计算芯片上的多个实例。

执行多晶片系统的另一种方法涉及组装来自不同工艺技术的晶粒，以实现最佳的系统功能和性能。例如，这样的系统可能包含用于数字计算、模拟、存储器和光学计算的芯片，每个芯片都采用适合其目标功能的工艺技术。通过在组合中包含经过验证和已知良好的芯片，例如可重复使用的IP模块，团队可以降低设计风险和工作量。无论采用哪种方法，与大型单片SoC相比，基于多个较小芯片制造设计也更具成本效益（从良率的角度来看更好）。

**图1：** 与单片系统相比，多芯片系统可实现更好的 PPA 和良率。更小的芯片和更高的良率抵消了更高的硅面积和封装/测试成本。

多芯片系统提供各种类型的封装，无论是并排还是垂直堆叠的芯片放置。先进封装类型在性能、面积和连接性方面具有不同的优势，在复杂性和组装方面也存在差异。
硅中介层是一种硅芯片，用作电信号传递到另一个元件的管道。由于硅中介层为信号提供了较大的导管，因此缩短了系统IP模块之间的距离，并最大限度地减少了寄生延迟。由于采用RDL架构，再分布层（RDL）中介层允许扇出电路，并在连接到中介层的芯片之间进行横向通信，使其成为2.5D和3D IC集成不可或缺的元素。
与传统封装相比，扇出晶圆级封装可实现更小的封装尺寸以及更好的热性能和电气性能。这种 IC 封装类型还支持更多触点，而不会增加芯片尺寸。混合键合可提供此处讨论的类型中密度最高，以及功率效率。混合键合具有非常小的凸块间距和用于连接的硅通孔（TSV），允许将两个晶圆粘合在一起，作为一个整体工作。

行业标准确保质量和互操作性

半导体设计的历史走上了一条更顺畅的道路，这在一定程度上要归功于行业标准，这些标准在确保质量、一致性和互操作性方面发挥着关键作用。多芯片系统的两个关键标准是HBM3和UCIe。HBM3 提供紧密耦合的高密度内存，有助于缓解或消除瓶颈。UCIe可实现可定制的封装级芯片集成，并适应每个引脚32 Gbps的设计，有望成为芯片到芯片互连的事实标准。

**图3：**UCIe 支持标准封装和高级封装，可满足当今和未来多芯片系统的高带宽、低功耗和低延迟要求。

芯片间接口是实现多芯片系统不可或缺的一部分。它们由物理层（PHY）和控制器模块组成，提供组装在同一封装中的两个硅芯片之间的数据接口。分解芯片依赖于支持高数据速率的几种芯片到芯片连接架构，这就是UCIe在这里脱颖而出的原因。芯片间接口的其他关键特性包括：

模块性
互操作性
灵活性
高带宽效率
高功率效率
低延迟
坚固、安全的已知良好模具
短距离、低损耗通道，无任何明显中断

芯片到芯片控制器和 PHY IP 有助于确保接口的设计符合这些标准。具有错误恢复机制的控制器 IP 可提供高水平的数据完整性和链路可靠性。PHY IP 提供高带宽和低延迟，以支持计算密集型工作负载。UCIe 控制器和 PHY IP 支持标准和高级封装类型以及最流行的接口，如 PCI Express （PCIe）和 Compute Express Link （CXL）以及用户定义的流协议。PCIe 5.0/6.0、CXL 2.0/3.0、112G/224G 以太网等对于封装以外的连接非常重要。

更多的 I/O 接口呈现更多的潜在攻击面。芯片认证、芯片间接口加密和调试是解决多芯片设计中安全风险的一些方法。包括UCIe在内的各种标准组织正在进行标准化计划，以调整这些系统的安全性。

正如本文后面将讨论的那样，应用协同优化方法同时处理系统、芯片和封装有助于优化性能和功耗。

为什么需要多晶片系统？

现在，究竟是什么推动了对多芯片设计的需求？我们正处于系统摩尔时代，这是一个系统性和规模复杂性不断上升的时代，正在推动摩尔定律的极限。对人工智能、智能和联网汽车以及物联网等智能万物应用的更大需求正在扰乱市场动态，并改变我们必须推动创新的方式。数据中心等丰富的数据应用程序管理着不断增长的数据量（在许多情况下，相当于PB级）。同时，随着带宽饥渴的机器对机器通信的出现，数据本身变得更加复杂。

今天的SoC已经变得相当大，以支持这些计算密集型应用，拥有数万亿个晶体管和类似于邮票的大小。随着芯片尺寸达到制造设备的光罩极限，增加更多晶体管以支持应用需求需要增加更多芯片。问题是，要提高产量以实现所需的产量，需要一条陡峭的学习曲线。将SoC拆分为更小的芯片可解决学习曲线和良率问题。通过在多芯片系统中重复使用经过硅验证的芯片，团队可以加快系统上市时间。

然而，随着封装中芯片的增加，成本节约从硅转移到封装，因此封装成本变得很大。尽管如此，在四个关键驱动因素的融合推动下，迈向多芯片系统的步伐仍在继续：

成本，因为随着时间的推移，实现解决SysMoore复杂性的芯片类型的产量已经变得非常昂贵
不断增长的功能，需要更高的带宽、更低的延迟，以及面对光罩极限挑战时更高的计算性能
功耗困境，可以通过拆分大型设计来更好地解决
多个终端市场机会的需求，这就产生了对最佳模块化架构的需求

传统芯片制造商并不是唯一进入多芯片系统领域的公司。拥有庞大数据中心的超大规模企业、开发自主功能的汽车制造商和网络公司都在设计自己的芯片，并在许多方面推动向多芯片系统架构的转变，以支持其计算密集型应用。这些系统公司本质上是在努力构建优化的架构，以实现差异化，以满足自己独特的市场需求，换句话说，特定领域的设计。例如，他们可能对性能、安全性、安全性或可靠性有特殊要求，而多芯片系统设计可以帮助他们实现这些要求。但是，这确实需要对芯片、软件和封装有深入的了解。

需要全面的设计方法

超大规模企业和垂直行业对硅芯片提出了很高的要求，以支持其特定领域的需求，许多企业拥有硅设计所需的雄厚资金。毫不奇怪，其中许多公司正在设计自己的芯片并转向多芯片系统，以满足这些细分市场所需的计算密度要求。有些可能需要专门的架构来优化深度学习算法的性能。对于其他人来说，它可能是一个在移动消费设备或汽车子系统的功耗和性能之间取得适当平衡的系统。例如，一家大型汽车制造商依赖于异构设计，其芯片被分解，以实现与传感器输入以及物体检测和通用计算相关的功能。另一个例子是，光学计算领域的一个主要参与者将数字计算、模拟、存储器和光学计算的不同工艺技术集成到其系统中。可以说，半导体领域正在经历巨大的变化。

在设计或采购单个模具时，重要的是要考虑封装、互连和整个系统。模具应该如何分割？逻辑组件应该放在存储器上，反之亦然？哪种包装最适合最终应用？每个选择和决策都应考虑到每个部分，以及每个部分将如何影响设计的整体 PPA 目标。

在 2D 世界中，通常的做法是，一个团队处理他们的部分并将结果交给下一个团队。通过多芯片系统设计，理想情况下，所有团队都应共同应对挑战。功耗、信号完整性、邻近效应和散热等重要参数无法再独立分析，因为一个区域会影响另一个区域。前端逻辑设计必须考虑后端物理设计。否则，可能会导致前端和后端设计之间的耗时迭代，从而影响上市时间和总体设计成本。

在这种新的设计环境中，EDA公司必须提高自己的水平，介入帮助客户完成从系统规划到实施和固件/硬件/软件共同开发的所有工作。用于设计和验证、原型设计、IP 集成、测试和芯片生命周期管理的传统流程和方法已不足以支持多芯片设计，也无法有效地将不同的点工具拼接在一起。多芯片系统的本质是多维的，因此市场需要一个可扩展、有凝聚力和全面的解决方案，以处理这些设计的复杂性，提高生产力以满足上市时间目标，并实现 PPA 优化。

架构探索：探索、优化、融合

设计起点，即架构探索，必须采用分析驱动的方法，考虑宏观架构决策，如IP选择、硬件/软件分区、系统级功耗分析和互连/存储器尺寸。此外，还有与聚合（从芯片组装系统）和解聚合（将应用程序分区到多个芯片）相关的多芯片宏架构决策。

若要了解在此阶段必须回答的问题，请考虑一个复杂的应用程序，如超大规模数据中心。每种类型需要多少个模具，它们应该在哪些工艺节点上，以及如何连接它们？对于每个芯片，如何将不同子系统的功能划分为本地处理元素？具有不同存储器和计算芯片的系统将如何组装？即使您已确保芯片设计正确，您如何确保整个系统在组装后将满足您的功率和性能目标？分析驱动的方法将允许您尽早迭代您的许多选择，以优化您的多芯片系统和成本。

对于汽车等安全关键型应用，可预测性是一个重要标准。最终，利用建模、分析、模拟和实验的数据驱动型架构规范方法将指导方向。

几个关键领域的早期架构决策可以增强设计过程：

多芯片系统划分为芯片，以优化芯片到芯片的流量
确保有效吞吐量和延迟的芯片到芯片通信注意事项
在接口功耗、吞吐量和芯片布局之间进行权衡
不同制造和封装技术对性能的影响
芯片到芯片协议和接口

除了做出这些早期架构决策外，工程团队还必须解决芯片到芯片的性能瓶颈。基于分区和芯片到芯片接口选择对延迟和性能进行建模可以在这方面有所帮助。最后，另一个重大挑战是通过在一个封装中解决系统功耗以及多个芯片的热影响来满足功耗和热关键性能指标（KPI）。

需要了解的是，当今工具流中可用的自动化已经将架构探索提升到过去几年基于电子表格的手动预测之外。展望未来，统一的设计空间探索可以进一步提高这一过程的准确性和生产力。

确保具有坚实热基础的稳健系统

由于多芯片系统的目标是在比单片系统小得多的尺寸内实现更多的功能，因此每瓦性能是表示系统效率的关键属性。然而，集成多个组件会带来一些与热应力相关的挑战。更高的晶体管密度会产生大量热量。该架构几乎没有散热空间。如果热量没有散发，如果温度超出设备的最佳范围，芯片功能可能会受到机械应力或翘曲的阻碍。

多芯片系统中的散热器和其他冷却结构可以提供帮助，尽管这些组件确实增加了设备面积和成本。在多芯片系统架构中，设计电网以确保向系统的所有区域提供足够的电力也变得更加复杂。

经过迭代过程的精心规划的架构可以减轻热应力。根据初始架构和物理规划，团队可以分析由此产生的热行为。然后，他们可以修改架构并执行物理规划以改善热行为。迭代将继续，直到满足热约束以及性能要求。

作为此迭代过程的一部分，前端的“假设”探索有助于避免被锁定在分区结构中，从功耗角度来看，这种结构最终可能会变得次优。系统架构团队可以使用建模工具将芯片的各个部分抽象为模型，以便在设计锁定到分区之前进行性能分析和实现功耗权衡。通过将工作负载映射到多芯片系统上，设计团队可以确定每个处理元素和每个通信路径的活动。将硬件和软件一起建模对于生成基本稳健且散热良好的设计也变得更加重要，因为设计中的每个芯片都有自己的软件堆栈。在 RTL、合成、布局和布线以及其他设计步骤期间持续监控也很有价值。随着工具流的发展，热感知能力越来越强，这个过程将变得更加自动化。

从散热角度来看，在每个芯片中嵌入传感器以持续监控和调节健康状况（硅生命周期管理技术）提供了指示，例如，降低性能以冷却系统。片内传感器通常用于汽车和移动等应用，并可能成为HPC和AI等应用的主流实践。

应对多芯片系统实施挑战

虽然多芯片系统可以应对日益增加的系统性和规模复杂性，但它们确实存在工程团队需要解决的固有设计挑战。在具有数十个芯片、高集成密度（通常为每mm10，000至高达2万个I/O）以及3D异构设计和混合架构的系统中，这是可以预期的。一个重要的步骤是探索可扩展性选项和架构，以实现最佳的PPA/mm3。一个重要的方法是针对 PPA、物理约束和成本共同优化整个系统。

图6：考虑到多芯片系统中的所有相互依赖关系，共同优化整个系统以实现最佳PPA非常重要。

从 2D 设计到 2.5D/3D 设计的更轻松、更高效的过渡将受益于跨模具和技术的一致数据管理。这就是由单点解决方案组成的脱节流程可能对结果和生产力特别有害的地方。为了满足多芯片系统的独特要求，我们需要一种涵盖设计、分析和签核的芯片/封装协同设计的统一方法。理想情况下，集成环境应：

为>100 亿个晶体管连接提供集成能力和效率
通过设计各个阶段的并行工作流程，以及具有通用技术文件和规则的通用数据模型和数据库，支持更快的设计收敛
通过单一软件环境和GUI提高生产力，实现多芯片/封装协同设计
在最佳 PPA 上实现快速收敛，同时加快封装速度
尽早在系统范围内优化设计和成本

解决多芯片系统软件开发和软件/硬件验证问题

在验证方面，将多芯片设计视为比SoC大得多的系统过于简单。确实如此，但有效地模拟非常大的系统会给容量带来问题。多晶片系统也往往是异构的，晶片在不同的工艺节点上开发，在某些情况下，重复使用，限制了对任何专有RTL的访问。

对于多芯片软件开发和软件/硬件验证，有几个关键考虑因素和解决方案：

一个芯片的软件启动，软件依赖于其他芯片。多抽象系统建模可以利用快速、可扩展的执行平台，这些平台利用虚拟原型和硬件辅助验证。
芯片到芯片接口的验证。硅前验证可以利用使用模拟/混合信号（AMS）流验证和表征的 IP 模块。硅前验证和一致性测试也可以通过带有UCIe协议接口卡的UCIe控制器IP原型进行处理。
多芯片系统软件/硬件验证。每个芯片都可以映射到自己的仿真设置上，并通过芯片到芯片事务处理器（UCIe等）连接。通过硬件辅助验证执行的实际应用工作负载可以深入了解多芯片系统性能，并支持电源验证的快速周转时间。被测模具也可以通过速度适配器连接到成熟模具的原型。

让我们更深入地了解这些要点。鉴于这样一个运行非常复杂软件的复杂系统，必须尽早开始验证过程，创建多芯片系统的虚拟原型以支持软件开发。使用虚拟模型预先指定系统行为，在该模型上运行软件，可以使系统规范变得更加固化，并在仿真之前更好地定义软件。

在多芯片系统中，在协议级（数字部分）和模拟级（PHY）优化晶片间连接非常重要。AMS 仿真有助于降低硅后出现问题的风险。

异构设置有助于多芯片系统的验证。考虑一个设计，由一个半导体供应商开发的三个芯片组成，该供应商提供RTL，第四个芯片来自另一个供应商，没有RTL接入，但有一个现有的芯片。具有RTL的三个芯片可以在大规模设置中仿真，UCIe事务处理器提供不同仿真器之间的桥梁，实际上代表了实际多芯片系统中的连接性。第四个芯片可以封装在测试板上的测试芯片中，该测试板通过UCIe速度适配器连接到仿真器。解决容量问题后，仿真可以支持调试和验证设计软件及其硬件。通过此过程，团队可以获得做出正确决策所需的指导。例如，通过尽早确定系统中每个芯片的功耗，团队可以根据每个芯片的功率预算确定芯片堆叠是否可行。

验证多芯片系统的功能正确性

无论我们谈论的是单晶片还是多晶片，都必须对整个系统进行验证，以确保其功能正确符合其设计规范。换句话说，设计是否达到了它的目的？单个模具在组装在一起之前经过验证。在芯片级别进行更详尽的验证可减少多芯片系统错误的机会。但是，组装后，必须在连接级别执行测试，以确保通过一个端口推送的数据落在正确的位置，并在系统级别执行测试，以确保适当的系统性能。

随着 EDA 供应商不断增强工具流程，设计界可以在解决多芯片系统验证挑战的领域寻求投资。例如，利用云弹性的基于云的混合仿真可以解决容量问题。事务级捕获仅从分布式节点在云上快速流式传输相关数据，以便稍后一起分析，可以使大型系统的调试易于管理。分布式仿真技术将云中的多个节点重新用于网络中的1，000个内核进行并行仿真，可以加速多芯片系统验证。

加速系统签核，实现芯片成功

设计签核是一个多步骤的过程，涉及通过一系列迭代的检查和测试，以确保设计在流片之前没有缺陷。签核检查非常复杂，涵盖压降分析、信号完整性分析、静态时序分析、电迁移和设计规则检查等领域。多芯片系统签核遵循类似的方法，但考虑到所有系统的相互依赖性，其规模要大得多。

高效、全面的提取流程可以对各种多芯片系统架构进行建模，以获得准确的性能和硅结果，从而支持先进的工艺技术。多芯片系统的工程变更单（ECO）需要快速执行，并与所有相关的生态系统合作伙伴协同执行，以便快速识别变更并有效地协调设计。这只能通过黄金签核工具来完成，这些工具提供全面和分层的ECO，也可以加速PPA关闭。此外，能够准确分析您的多芯片系统设计有助于在流片之前发现问题。黄金签核工具可以保证多芯片系统中的每个参数都可以准确、完整和方便地闭合

测试，测试：查明已知良好模具的可用性

为了确保多芯片系统的质量，需要进行彻底的预组装测试，以获得芯片级别的已知良好芯片（KGD），以及互连和系统级别的粘合后测试。多芯片系统的单个芯片都经过全面测试，以满足最低的测试逃逸要求，如DPPM（百万分之缺陷部件）测量。这需要内置于设计模块中的高级可测试设计（DFT）功能。例如，逻辑和存储器内置测试（BIST）需要将硬件引擎集成到设计中，以应用测试并执行维修，然后进行诊断。存储器（以及互连，就此而言）中的冗余允许在维修期间优化良率。

当需要在晶圆级别测试芯片时，团队可能会发现有许多凸块可能太小且太密集而无法物理探测，因此可能需要专用焊盘用于预组装阶段基于晶圆的测试。这些是牺牲垫，不会粘合到最终设计中。在对单个模具进行彻底测试和修复后，它可以移动到芯片到模具空间进行组装和粘合。一旦存储器和逻辑芯片部分或完全绑定，测试互连有助于确定芯片到芯片的连接是否良好或是否需要维修。所有互连器件在组装后都要经过这样的测试、维修和重新测试过程。最后一步是测试多芯片堆栈和封装，以评估芯片是否仍可完全运行并修复，以防它们在运输、安装或组装过程中损坏。

特别是对于多芯片系统，IEEE Std 1838-2019 是多芯片测试访问的强制性和可选片上硬件组件的标准寻址，允许对芯片和相邻芯片之间的互连层进行单独测试。根据IEEE的说法，该标准主要适用于TSV，但也可以涵盖其他2.5D互连技术，包括引线键合。3DIC 带来了独特的测试挑战，并且需要从堆栈级别的键合焊盘访问每个芯片的嵌入式测试仪器的机制。

传统上，DFT团队使用从板级继承的测试访问机制（例如边界扫描）来模拟芯片到芯片互连并执行其测试生成。这种方法是相当手动的，因为团队必须提取网表，自己构建所有内容，并创建验证环境。为了在测试阶段提高生产率，需要自动化的晶粒到晶粒测试解决方案。

芯片生命周期管理如何影响系统运行

硅健康也可以通过硅生命周期管理（SLM）技术进行评估。SLM 涉及将监视器集成到设计的组件中，以在设备的整个生命周期中提取数据，即使在现场也是如此。从芯片到系统收集的深入、可操作的见解允许持续分析和优化。

对于多芯片系统，监控基础设施应统一在多个芯片之间。这个想法是捕获芯片整个生命周期中的环境、结构和功能条件的概况。挑战在于复杂性驱动的可靠性、电源管理和互连问题。

例如，考虑到系统的相互依赖性，设计团队需要知道在哪里放置两个具有非常不同热特性的芯片，以便一个芯片的散热不会对另一个芯片或系统的运行产生负面影响。一旦进入现场，芯片就会受到老化和温度的影响，因此连续监测是一项有价值的功能。在分解的世界中，一旦单个模具被包装，获得它们也更具挑战性。例如，如果模具垂直堆叠，则需要一种有效的方法来访问它们以进行现场表征。

图8：芯片生命周期管理可在芯片的整个生命周期（包括现场）为芯片提供可操作的见解。

EDA 工作负载云的出现为预测分析增添了优势。例如，能够预测现场芯片退化或故障可以触发纠正措施以防止这些结果。

在高级节点上设计的芯片通常具有片上监视器，但对于旧工艺上的芯片，情况并非总是如此。此外，并非所有供应商都向其客户提供对此数据的访问权限。当使用来自多个来源和多个技术节点的芯片时，设计团队需要确定其最佳成本和覆盖范围权衡，以测试其复杂模块。在多源模具模块中整合可追溯性和分析机制有助于降低成本、质量和可靠性。目前还没有关于如何监控和共享数据的标准化方法，但半导体行业的供应商正在推动这一点。

异构模具集成的综合方法

多芯片系统的大规模和范围要求在深入了解这些设计中的所有相互依赖关系的基础上开发经过验证、统一和全面的解决方案。EDA厂家能提供业界全面、值得信赖和可扩展的多芯片系统解决方案，为成功的多芯片系统设计提供最快的途径。该解决方案由全面的 EDA 工具和 IP 组成，可实现早期架构探索、快速软件开发和验证、高效的芯片/封装协同设计、强大而安全的芯片间连接，以及改进的运行状况和可靠性。经过生产强化的设计引擎以及黄金签核和验证技术可最大限度地降低风险，并加快实现最佳系统的速度。

符合行业标准的广泛高质量 IP 产品组合，包括用于高带宽、低延迟芯片间连接的 UCIe;以及防止篡改和物理攻击的安全接口 — 还可以降低集成风险，同时加快上市时间。

总结

随着计算需求的增加和我们的智能万物世界变得更加智能，单片芯片已不足以满足某些类型的应用。人工智能、超大规模数据中心、网络、移动和汽车正在改变硅领域，将多芯片系统推向最前沿。与同类产品相比，这些分解的芯片重新聚合在单个封装中支持巨大的性能要求，而不会对功耗、面积或良率造成影响。混合和匹配来自不同工艺技术的模具以支持不同功能的能力为设计人员提供了一种从摩尔定律中获得更多收益的新方法。

由于多芯片系统是具有无数相互依赖关系的复杂系统，因此从设计到验证、电源管理、测试、SLM 等，每一步都需要采用全面的方法。从系统角度进行协同设计和分析有助于确保设计能够实现此架构的 PPA 承诺。利用云和 AI 的 EDA 解决方案有助于简化设计和验证流程，从而获得更好的结果。

工程师从不回避严峻的挑战。摩尔定律将减弱，而计算和连接需求将飙升。多芯片系统的出现为电子行业继续推动创造改变我们生活的产品提供了前进的方向。

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本文文字转载：https://www.synopsys.com/multi-die-system/heterogeneous-integration.html

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