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Cadence的新“锦囊”减少了采用功能验证方法学的风险和时间
设计系统公司发布了面向无线和 系统级芯片(SoC)设计的业界最全面的商用的验证锦囊,帮助工程师们采用先进的验证技术,减少风险和应用难度,以满足上市时间要求。 ® SoC功能验证锦囊提供了一种经过验证的...
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利用多项目晶圆服务降低芯片开发费用与风险
第三方服务提供商和MPW现在让我们看看第三方服务提供商是如何工作的,对这些可交付使用的项目作更深一点的探索。这些服务是由foundries 厂与MPW提供商合作一起作出的。以MOSIS为例,他的合作伙...
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CADENCE与NXP签订为时数年的战略协议
“NXP是在经过全面而彻底的评估过程之后,才签署了这份协议,使Cadence成为其EDA产品和技术的战略合作伙伴。Cadence是惟一一家能够提供我们所需要的全面整合型、前端至后端、模拟与数字解决方案...
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SMIC推出基于CPF的CADENCE 低功耗数字参考流程
这种新流程使用了由 SMIC 开发的知识产权,并应用了 Cadence 设计系统有限公司 (Nasdaq: CDNS) 的低功耗解决方案,其设计特点是可提高生产力、管理设计复杂性,并缩短上市时间。这种...
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Cadence低功耗解决方案加快无线设备的开发速度
“为了在这个竞争激烈的市场上获得成功,我们需要选择一家有着可靠的技术领先优势的公司,”G2 Microsystems公司IC设计部副总裁Andrew Adams说。“为实现尽可能最快的上市时间,我们曾...
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CADENCE公布新的RF技术简化纳米级无线设备芯片的设计
Virtuoso Passive Component Designer是为90和65纳米工艺节点而优化的,支持高级设计规则和CMP约束,如Dummy金属填料和打孔。除了支持多种形状的电感和变压器尺寸,...
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亚马逊芯片掌舵人自述:我们还有更多自研计划!
Nafea Bshara是亚马逊网络服务副总裁兼杰出工程师,也是亚马逊于 2015 年收购的以色列芯片制造商 Annapurna Labs 的联合创始人,他和他的朋友兼 Annapurna 联合创始人...
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采用创新思维,Cadence新工具让45nm IC量产提速!
Cadence这次发布的新技术为高级工艺节点设计制定了新的方案,徐季平称:“它完成了“规则”不能完成的分析。”,它直接对制造过程中的一些主要部分进行建模——例如光刻、化学机械抛光(CMP)、以及随机变...