virtuoso多线程仿真（virtuoso电路仿真）

本篇文章给大家谈谈virtuoso多线程仿真，以及virtuoso电路仿真对应的知识点，希望对各位有所帮助，不要忘了收藏本站喔。 今天给各位分享virtuoso多线程仿真的知识，其中也会对virtuoso电路仿真进行解释，如果能碰巧解决你现在面临的问题，别忘了关注本站，现在开始吧！

本文目录一览：

• 1、Cadence virtuoso使用Calibre的LVS仿真
• 2、Cadence virtuoso使用Calibre的DRC仿真
• 3、virtuoso自学笔记

Cadence virtuoso使用Calibre的LVS仿真

在科研时，使用Cadence画版图时，在结束DRC仿真后，需要做LVS仿真和ERC仿真。

第一步：打开Cadence virtuoso的版图界面，执行菜单栏命令【Calibre】的【Run LVS】

第二步：会让我们选择LVS设置，这里，如果我们之前做过LVS仿真则可以调用之前做的LVSset，如果没有，则需要选择【Cancel】

第三步：选择第一个【Rules】，然后点击右边的【...】

第四步：选择该工艺文件中，选择对应的LVS校验文件，然后点击OK。

第五步：选择完毕后，界面如下所示

第六步：点击【Run LVS】

第七步：如果做过LVS校验，则会让你选择是否覆盖之前的结果，点击OK。

第八步：稍等片刻

第九步：仿真界面

第十步：仿真结果文件提示

第十一步：可以看到LVS通过

第十二步：在做LVS的时候也会做ERC，这里ERC也通过了

第十三步：点击关闭，保存lvs的设置，选择yes

第十四步：确定好LVS设置保存的路径。

第十五步：点击OK，即可保存LVS设置。

Cadence virtuoso使用Calibre的DRC仿真

1.实现功能

在科研时，在做virtuoso版图设计时，需要对版图进行DRC校验。

2.实现方法

第一步：打开Cadence virtuoso的版图界面，执行菜单栏命令【Calibre】的【Run DRC】

第二步：会让我们选择DRC设置，这里，如果我们之前做过DRC仿真则可以调用之前做的DRCset，如果没有，则需要选择【Cancel】

第三步：选择第一个【Rules】，然后点击右边的【...】

第四步：选择该工艺文件中，选择对应的DRC校验文件，然后点击OK。

第五步：选择完毕后，界面如下所示

第六步：另外【Inputs】中这个地方必须要勾选。

第七步：然后点击【Run DRC】。

第八步：如果做过DRC校验，则会让你选择是否覆盖之前的结果，点击OK。

第九步：稍等片刻

第十步：仿真结束

第十一步：DRC校验结果，对比工艺手册的rules对版图进行修改，然后再进行DRC校验。

第十二步：将DRC窗口关闭

第十三步：选择保存设置文件，以供下次使用。

第十四步：保存自己想保存的位置，并命名。

第十五步：点击OK。

virtuoso自学笔记

以反相器为例。

Tool → Library manager
选中一个库
File → new → cell view

新建一个库，向库中新建cell，新建cell后会自动弹出原理图绘制界面

先画原理图：

快捷键介绍：
（1）添加元器件：i，左键放置、右键旋转、Esc推出载入
（2）查看器件参数值：选中某元件后按q
（3）保存电路原理图：x
（4）撤销上次操作：u
（5）居中显示原理图：f
（6）缩小显示窗口：[
（7）放大显示窗口：]
（8）退出：Esc
（9）移动pin：选中后按键盘的shift+m，单击右键是旋转

注意：pin命名最好大写（因为有些工艺制程下进行LVS/DRC检测的时候，只认大写）

原理图画完之后，要建立symbol用于仿真：

随后要基于建立的symbol，画testbench

画testbench时需要对具体工作情景建模，然后选择相应的器件。

从芯片外部引入的电源和地，会存在封装上引线的电感，对于这个电感的模型是需要模拟出来的，在电路仿真中需要把这个电感的模型带入到testbench中，在这里要添加一个理想的电感。

对于常规的QFN\QFP的封装，1um bonding线（金线）等效的电感值在1nH左右、等效阻抗50mΩ，连在引脚上的电源的引线大概有2um左右，由于地线不是直接bonding到封装的管脚上，而是bounding到芯片背面大片的金属地上，这是个单bond、引线电感会小一些，一般在1mm以内，设为1nH，阻抗50mΩ

（10）引线命名：l（小写的L）
（11）进入下一层：e
（12）返回上一层：ctrl+e
（13）电感：ind，电容：cap，电压脉冲发生器：vpulse

观察输出波形，需要增加元器件电容，作为输出的负载。

仿真：Tools → analog environment，这里进行了直流仿真和瞬态仿真

Print直流工作点的方法：

画图方法：

有两种画图风格可供选择：

inverter仿真；减小P管宽长比带来的影响（蓝色），翻转阈值下降了（可以理解成PMOS需要更低的栅极电压才可以开启）

基于原理图生成版图：

LSW：版图设计时所有层的信息

深N阱（DNW）可以理解为在P-sub上面隔离出来的一块独立区域，里边可以做需要的device，有与外界隔离的作用。于一般的PMOS而言，可以通过放在不同的NWELL里面来相互隔离；而对NMOS而言，它们的well（P-sub）会通过wafer的p-sub short在一起（因为都是P型），相互串扰，互相影响。DNW里边的P-sub与外界的P-sub是隔离的，因此能削弱相互之间的影响。因为这个阱比一般的N well要深很多，所以称为deep N well。除了电位上的隔离，比如说有好几种地电位（0V、-3.3V、-6V等），一般会把害怕被别的模块影响（reference电路、temperature sensor等）或者怕会去影响别的模块的IP（PLL、OSC等）放在DNW里面。

本工艺下用到的是1P6M的配置，只用到了M1~M6，1层多晶硅，6层金属互连层，

e.g.：
v1：M1到M2之间的过孔
v2：M2到M3之间的过孔

（14）显示版图的所有层次：shift + f
（15）以框图显示版图：ctrl + f

打散Pcell：

设置格点分辨率：

显示连线关系：
options→display

（16）连线快捷键：p（敲p后点击连接起始端，选择要连的层，再单击结束端，再回车结束）
（17）尺子：k
（18）清除尺子：shift + k
（19）画矩形：r
（20）逐步缩小版图：shift + z
（21）只看某一层：(例如只看M1)LSW窗口选中M1，点击NV，点击版图界面，敲f
（22）整体移动版图某区域，且相应线拉伸：先将selection mode（options→selection）由full改为partial，然后左键框选相应区域，敲s后拖动到相应位置后，左键取消选中
衬底接触环（N阱保护环），guard ring

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